MC10EP52

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3.3 V / 5.0 V ECL Differential Clock/Data D Flip-Flop

制造商：ON

中文数据手册

产品信息

The MC10EP/100EP52 is a differential data, differential clock D flip-flop with reset. The device is functionally equivalent to the EL52 device. Data enters the master portion of the flip-flop when the clock is LOW and is transferred to the slave, and thus the outputs, upon a positive transition of the clock. The differential clock inputs of the EP52 allow the device to also be used as a negative edge triggered device. The EP52 employs input clamping circuitry so that under open input conditions (pulled down to V
) the outputs of the device will remain stable.

330ps Typical Propagation Delay
Maximum Frequency > 4 GHz Typical
PECL Mode: V
= 3.0 V to 5.5 V with V
= 0 V
NECL Mode: V
= 0 V with V
= -3.0 V to -5.5 V
Open Input Default State
Safety Clamp on Inputs
Q Output will default LOW with inputs open or at V
Pb-Free Packages are Available

电路图、引脚图和封装图

MC10EP52电路图

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型号	制造商	描述	购买
MC10EP52DTR2G	ON	IC FF D-TYPE SNGL 1BIT 8TSSOP	立即购买
MC10EP52DG	ON	IC FF D-TYPE SNGL 1BIT 8SOIC	立即购买
MC10EP52DTG	ON	IC FF D-TYPE SNGL 1BIT 8TSSOP	立即购买

技术资料

标题	类型	大小（KB）	下载
Termination of ECL Logic Devices	PDF	176	点击下载
Thermal Analysis and Reliability of WIRE BONDED ECL	PDF	119	点击下载
Clock Generation and Clock and Data Marking and Ordering Information Guide	PDF	71	点击下载
Metastability and the ECLinPS Family	PDF	103	点击下载
Phase Lock Loop General Operations	PDF	64	点击下载
3.3 V / 5 V ECL Differential Data and Clock D Flip Flop	PDF	183	点击下载
IBIS Model for mc10ep52dt 3.3V	UNKNOW	5	点击下载
SOIC-8 Narrow Body	PDF	61	点击下载

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