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制造商：ADI/AD
优势和特点
完全集成的双VCO/PLL内核均方根抖动：167 fs（0.637 MHz至10 MHz， 106.25 MHz）均方根抖动：178 fs（1.875 MHz至20 MHz， 156.25 MHz）
均方根抖动：418 fs（12 kHz至20 MHz，125 MHz输入晶振或25 MHz时钟频率）
针对106.25 MHz、156.25 MHz、33.33 MHz、100 MHz、125 MHz提供预设分频比
可选择LVPECL或LVDS输出格式
集成环路滤波器
参考时钟输出副本
通过绑定引脚配置速率
节省空间的6 mm × 6 mm、40引脚LFCSP封装
功耗：0.71 W（LVDS工作方式）
功耗：1.07 W（LVPECL工作方式）
3.3 V 工作电压
产品详情
AD9572是一款多输出时钟发生器，具有两个片内PLL内核，针对包括以太网接口的光纤通道线路卡应用进行了优化。整数N分频PLL设计基于ADI公司成熟的高性能、低抖动频率合成器系列，可实现网络的最高性能。这款器件也适合相位噪声和抖动要求严格的其它应用。PLL部分由低噪声鉴频鉴相器(PFD)、精密电荷泵(CP)、低相位噪声压控振荡器(VCO)、预编程的反馈分频器和输出分频器组成。通过将一个外部晶振或参考时钟连接到REFCLK引脚，可以将最高156.25 MHz的频率锁定至输入参考。每个输出分频比和反馈分频比针对所要求的输出速率进行预编程。
第二个PLL也用作整数N分频频率合成器，并驱动两个LVPECL或LVDS输出缓冲器以支持106.25 MHz频率。无需外部环路滤波器，从而节省宝贵的设计时间和电路板空间。
AD9572提供40引脚6 mm × 6 mm、LFCSP封装，可以采用3.3 V单电源供电。温度范围为−40°C至+85°C。
应用光纤通道线路卡、交换机和路由器
支持千兆以太网/PCIe
低抖动、低相位噪声时钟产生
AD9572 引脚图
AD9572电路图
| 型号 | 制造商 | 描述 | 购买 |
|---|---|---|---|
| AD9572ACPZPEC-RL | - | - | 立即购买 |
| AD9572ACPZPEC-R7 | - | - | 立即购买 |
| AD9572ACPZPEC | - | - | 立即购买 |
| AD9572ACPZLVD-RL | - | - | 立即购买 |
| AD9572ACPZLVD-R7 | - | - | 立即购买 |
| AD9572ACPZLVD | - | - | 立即购买 |
用XC9572实现HDB3编解码设计 介绍了HDB3编解码的原理和方法，给出了用CPLD（Complex Programmable Logic Device）实现E1信号HDB3编解码的方法，同时给出了它的实现原
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本文主要详解介绍有源晶振系列常用的频率。
摘要：介绍了HDB3编解码的原理和方法，给出了用CPLD（Complex Programmable Logic Device）实现E1信号HDB3编解码的方法，同时给出了它的实现原理图，最后给出了XI
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xc9572应用 介绍了HDB3编解码的原理和方法，给出了用CPLD（Complex Programmable Logic Device）实现E1信号HDB3编解码的方法，同时给出了它的实现原理图，最后给出
| ADUM1250 | ADuM5412 | ADG528A | ADP5071 |
| ADP1290 | ADG441 | at86rf212-zu | ADD8504 |
| AD9953 | ATA8210 | AD8155 | ADP195 |
| ADA4841-2 | AD811 | ADM8318 | AD5306 |
| ADS8688A | AD8422 | AD781 | ADV3200 |
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