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分类:模拟锁相环电路/数字锁相环电路
使用数字锁相环集成电路CD4046。由图可见，它有一个方波压控振荡器（VCO）和三个相位比较器。
三个相位比较器分别是：
1.异或相位比较器（NOR），即PC1，其相位锁定范围为0~180o；
2.相位-频率比较器（PFD），即PC2，其相位锁定范围为-360o~360o；
3.JK触发相位比较器（JK），即PC3，其相位锁定范围为0~360o。
锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环，主要作用则是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。
TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30 MHz。如果采用外部时钟，可以将输人的时钟信号直接接到XI/XCLKIN引脚上，而X2悬空，不使用内部振荡器。晶体振荡器及锁相环模块结构如图1 所示。
图1 晶体振荡器及锁相环模块
外部XPLLDIS引脚可以选择系统的时钟源。当XPLLDIS为低电平时，系统直接采用外部时钟或外部晶振作为系统时钟；当XPLLDIS为高电平时，外部时钟经过PLL倍频后为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。表1列出了锁相环配置模式。
表1 锁相环配置模式
锁相环模块除了为C28x内核提供时钟外，还通过系统时钟输出提供快速和慢速2种外设时钟，如图2所示。而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。因此，在系统采用外部时钟并使能PLL（XPLLDIS＝1）的情况下，可以通过软件设置C28x内核的时钟输入。
图2 处理器内部时钟电路
如果XPLLDIS为高电平，使能芯片内部锁相环电路，则可以通过控制寄存器PLLCR软件设置系统的工作频率。但要注意，在通过软件改变系统的工作频率时，必须等待系统时钟稳定后才可以继续完成其他操作。此外，还可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中，为降低系统功耗，不使用的外设最好将其时钟禁止。外设时钟包括快速外设和慢速外设两种，分别通过HISPCP和LOSPCP寄存器进行设置。下面给出改变锁相环倍频系数和外设时钟的具体应用程序。
锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电
压与输入电压的相位被锁住，这就是锁相环名称的由来在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。
锁相环的工作原理：
1. 压控振荡器的输出经过采集并分频；
2. 和基准信号同时输入鉴相器；
3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；
4. 控制VCO，使它的频率改变；
5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。
环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。
锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。
SDH(同步数字系列)是光同步数字传输技术，它以独特的帧结构把数字流包封成STM(同步传输模式)信号进行传输，根据不同的需求，传输速率有不同的等级(STM-N，N=1／4／16／64，分别为155 Mbit／s、622 Mbit／s、2.5 Gbit／s和2.5 Gbit／s)。许多不同格式的业务都可以通过包封成STM的帧结构在SDH网络中传输，比如PDH、IP和ATM等，现阶段在数据传输领域SDH技术被广泛地应用。
SDH网络作为数字网，传输的数据都是数字流，这种特性要求网络必须是同步的，即网络中的所有交换节点的时钟频率和相位都被控制在预先确定的容差范围内，以便使网内各交换节点的全部数字流实现正确有效的交换，否则会在数字交换机的缓存器中产生信息比特的溢出和取空，导致数字流的滑动损伤，造成数据出错。
在同步技术中，锁相环的应用十分广泛，尤其是在数字通信领域，锁相环更是发挥了极大的作用。本文从分析锁相环的特性开始，详细介绍了锁相环在SDH同步网络中的应用。
1 锁相环的特性
1.1 锁相环的基本构成
锁相环是一个相位的负反馈控制系统，它通常由PD(鉴相器)、LF(环路滤波器)和VCO(压控振荡器)3个基本部件组成。PD是一个相位比较器，比较2个输入信号的相位，产生误差相位，并转换为误差电压Vd(f)；LF是一个低通滤波器，用来滤除Vd(t)中的高频成分，起滤波平滑作用，以保证环路稳定和改善环路跟踪性能，最终输出控制电压Vc(t)；VCO是一个电压／频率变换装置，产生本地振荡频率，其振荡频率受Vc(t)控制，产生频率偏移，从而跟踪输入信号的频率。
整个锁相环路根据输入信号与本地振荡信号之间的相位误差对本地振荡信号的相位进行连续不断的反馈调节，从而达到使本地振荡信号相位跟踪输入信号相位的目的。
1.2 锁相环的数学模型
以正弦信号为例分析锁相环的工作原理。设输入信号为：
综上，锁相环具有良好的跟踪特性，如果环路参数选择合适；输出频率能够很容易跟踪输入频率，从而环路达到锁定。
2 SDH网络的同步方式
SDH网络普遍采用分级主从同步方式，时钟的级别被ITU-T划分为以下4类：
a) 基准主时钟：G．811规范为PRC，Primary Ref-erence Source；
b) 转结局从时钟：G．812规范为SSU-A，Primary-Synchronization Supply Unit；
c) 端局从时钟：C．812规范为SSU-B，Second Lev-el-SSU；
d) SDH设备时钟：c．813规范为SEC，SDH EquIPMent Clock。
时钟结构通常采用树型，每一级时钟都与其上一级时钟同步；其中PRC(主基准时钟)处于树型结构的最顶端，是网络中最高一级的时钟，具有极高的精度和稳定度。同步网将PRC信号送到网内各级交换节点，然后通过锁相环使本地时钟锁定到收到的PRC上，从而网内各交换节点时钟都与PRC同步。同时，为了保持网络的稳定，都会对PRC采用多重备份，以防止PRC出问题而导致全网故障。
SDH网络又把全网划分为几个同步区，每个同步区有其LPR(区域基准时钟)，符合G．811标准；LPR可接收全网的PRC，从而达到同步，每个LPR尽管有差异，但差异极小，所以区域之间接近同步，称为伪同步方式。在区域内部就是各个转结局了，局内有BITS(大楼综合定时系统)，它既呵产生符合G．812标准的时钟，又可接收外部更高级别的时钟，从而跟踪至全网PRC，同时也可以利用SDH的STM-N信号传送时钟信号；再往下一级，其局内的SDH设备网元直接从BITS获取定时，从而网络中的各个网元最终都达到同步。
3 SDH设备的时钟功能结构
其中：T1为STM-N输入接口；T2为PDH输入接口；T3为外定时输入接口。设备町从T1、T2和T3获得外部定时信号的输入。各个选择器具有对输人的时钟信号进行选择最优的功能，根据预制条件选择出最优的时钟信号；同时设备内置SETC(同步设备定时发生器)，即SEC(SDH设备时钟)，可以自己产生时钟信号，它是一个数字锁相环，可对选择器B输出的高级别时钟进行同步，从而输出稳定的时钟T0，T0为满足G．812要求，为SDH设备内各部分提供系统时钟信号，从而实现网同步；同时，设备还具有向其他SDH设备提供定时信号功能，这部分功能由选择器C来实现，选择器C从T0和选择器A中选择最优时钟，经过锁相环处理，最后输出满足G．813要求的定时信号T4。
4 锁相环在SDH设备中的应用
由上述分析可知，设备中有两处用到了锁相环，一处是系统同步时钟锁相环，另一处是导出时钟锁相环。
上半部分的锁相环为SETG，足一个数字锁相环，其中数字LF由CPU软件实现，PD由FPGA实现；PD对由选择器B选择出来的定时基准信号和VCO分频产生的信号进行数字鉴相，经过CPU滤波处理和D／A转换产生一个控制电压，从而对VCO进行频率控制，由此构成一个反馈回路，当定时基准的频率以及抖动漂移性能在一定范围之内时，最终本地VCO能同步到定时基准。框图的下半部分为输出时钟的锁相环，是一个模拟锁相环，不涉及软件的控制，其原理和数字锁相环相同，最终也输出锁定于输入的稳定的时钟信号，为其他SDH设备的时钟输入。
5 锁相环特性分析
这种应用的最大特点在于锁相环SETG由CPU软件控制。与模拟环相比，数字环具有参数调节方便，快速锁定，性能稳定等特点。更重要的是，此方案使得SDH设备网元工作的范围更宽更灵活，当同步网中的基准时钟工作正常时，SETG通过锁相环同步于基准时钟，使设备处于网同步状态；当设备中的基准时钟失效，或者时钟传送链路失效时，SETG通过软件保存失效之前的频率信息作为其输入基准而工作，仍然在相当长的时间内保持网络同步，以换回解决故障的时间，此时通过T4锁相环仍然向下一级网元提供时钟信号。即使是最糟糕的情况下，输入基准时钟也丢失了，但是锁相环还有自己的VCO可以工作在自由振荡模式，但是这种模式已经很不稳定了。
6 结束语
在实际应用中，这种同步应用方案是很具有参考价值的，它不仅可以用于SDH网络的同步，对于其他数字网络，针对其网络特点，也可以移植过去使用。
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